About the Book
Fonte: Wikipedia. Pagine: 128. Capitoli: CPU cache, Instruction level parallelism, RISC, Larrabee, Intel Core Microarchitecture, Processore vettoriale, Controllore di Interruzioni Programmabile, Legge di Moore, SSE4, NetBurst, Coprocessore, Architettura TRIPS, Explicitly Parallel Instruction Computing, Multithreading, Hyper-Threading, Graphics Processing Unit, Architettura x86, Streaming SIMD Extensions, Unita di controllo, Dual core, Single instruction multiple data, Linguaggio macchina, IEEE 754, Intel Terascale, Predizione delle diramazioni, Intel QuickPath Interconnect, Stepping, Interrupt, Metodi di input/output, Resa produttiva, Vanderpool, Unita di calcolo in virgola mobile, Intel Turbo Mode, Microcodice, DSP, EM64T, Multi core, Translation Lookaside Buffer, RAM scratchpad, Instruction set, Memory management unit, PR rating, Quad pumped, AltiVec, Ciclo di fetch-execute, Istruzione predicativa, Flag, Indirizzo di memoria, Processor number, Die shrink, Microprocessore superscalare, Metodo di indirizzamento, Multiprocessore, 3DNow!, AES-NI, Explicit Data Graph Execution, SpeedStep, SSE3, MIMD, DLX, MMX, Istruzioni Per Ciclo, NX-bit, SISD, Multiprocessore simmetrico, Tape-out, Dipendenza dai dati, Interrupt request, Rinominazione dei registri, NOP, IAMT, FLOPS, SSE2, Coerenza della cache, Esecuzione speculativa, Intel Deep Power-Down, Overvolt, Dual Indipendent BUS, Branch target predictor, Code Morphing Software, NaN, I740, Biprocessore, Branch delay slot, Salto, SSSE3, Cool'n'Quiet, Single core, Interrupt vector, Slipstream, Advanced Vector Extension, Program counter, Architettura APIC della Intel, Power Gate, Modalita 8086 virtuale, CPUID, Monoprocessore, Tejas New Instructions, Controllore Avanzato di Interruzioni Programmabile, HyperTransport, Registro indice, Microarchitettura, Interlock, Numeri denormalizzati, Thermal Design Power, Overflow, Message Signaled Interrupts, Data path, Application-specific instruction-set processor, Modalita reale, Minimal ...
